チップレットがIC設計の革命を引き起こす
画像ソース: Node Connector/stock.adobe.com; マウザーによる編集
執筆者：Alistair Winning（マウザー・エレクトロニクス）
2026年6月19日公開
長年にわたり、システムオンチップ（SoC）設計は、より高い集積度を実現するための道筋となってきました。この道筋は、優れた電力効率を維持しながら、より小型で高速なデバイスを求める業界のニーズによって、ある程度導かれてきました。単一のダイにより多くの機能を搭載することは、こうした要求を満たし、システム設計を簡素化するのに役立ちましたが、物事が複雑化し、プロセスノードがより専門化するにつれて、そのアプローチは限界を見せ始めています。
チップレットは、モノリシックな設計を単一パッケージ内で組み合わせ可能なモジュール式のビルディングブロックに分割することで、前進するための異なる道筋を提供します。これらの統合デバイスは、ディスクリート集積回路（IC）や、より単純な特定用途向け集積回路（ASIC）または特定用途向け標準製品（ASSP）から、ますます複雑化するSoCへと進化してきました。ASIC、ASSP、SoCにはすべて共通点が1つあります。それは、単一の半導体プロセスを使用して単一のウェハ上で製造されるということです。
このアプローチは、サイズの縮小や市場投入までの時間の短縮といった明確な利点をもたらしましたが、技術の進歩に伴い、より顕著になった新たな欠点ももたらしました。異なる知的財産（IP）の断片を1つのエンティティに縫い合わせるプロセスは複雑であり、より大きく複雑な機能がSoCに組み込まれるにつれて、この複雑さは増大します。目的のIPブロックが指定された製造ノードで利用可能であり、最適化されているという保証はなく、最適化が遅れたり、プロジェクトのスケジュールを維持するために別のIPブロックを選択するという妥協が必要になったりする可能性があります。ICは単一ノード上の特定の製造プロセスを使用して製造されるため、開発者が異なるプロセス（例：電源回路）を必要とするIPブロックを統合しようとすると、チップ全体をより大きなノードで構築しなければならなくなります。これはデジタルセクションの性能を妨げ、効率を大幅に低下させることになります。
機能が追加されるほど、単一の欠陥がウェハのより大きな部分を使用不能にする可能性があるため、歩留まりが低下し、コストが増加します。同時に、炭化ケイ素（SiC）や窒化ガリウム（GaN）を含むワイドバンドギャップ半導体などの新興技術は、従来のモノリシックSoC設計に容易に統合できず、その効率と性能の利点を最大限に活用する能力を制限しています。
チップレットが限界に対処する
これらの欠点はSoCの設計プロセスを遅らせ、コストを押し上げてきましたが、それが広範な採用を妨げることはありませんでした。なぜなら、それらが提供する利点が最終的に欠点を上回るからです。こうした限界が、システム統合への代替アプローチとしてチップレットの開発につながりました。
チップレットは、異なるダイを単一のパッケージに統合します。これにより、異なるプロセスノードで製造されたIPブロックを単一パッケージ内に統合することが可能になります。機能をより小さく単純なダイに分割することで歩留まりが向上し、設計者は組み立ての柔軟性を高めることができます。このアプローチは、ワイドバンドギャップパワーデバイスやフォトニクスなど、高度なノードへの統合が困難な技術の統合も可能にします。
歩留まりの向上によるコスト削減に加え、チップレットは新規事業への参入障壁を下げます。場合によっては、再利用可能なIPを通じて初期設計コストを削減することもできます。組織は必要なIPブロックを選択し、インターポーザ（図1）などのパッケージレベルのインターコネクトを介してダイを接続できます。また、特定の業界や機能の認定をすでに満たしている実績のあるダイを使用することで、認定がはるかに単純になります（例：自動車安全度水準（ASIL）を含むISO 26262要件への適合）。
図1: チップレットは、IPブロックをモノリシック設計に統合するのではなく、個々のIPブロックとして扱い、それらを連携させます。 (ソース: imec; 許可を得て使用)
チップレットを使用することは、最先端の製造技術を統合する際の設計リスクを軽減するのにも役立ちます。こうした設計は高コストであり、一般的に歩留まりが低く、完全なSoCを作成するには非常に時間がかかります。チップレットを使用すれば、設計者は最新の製造技術を必要な箇所、かつ最も効果的な箇所にのみ使用できます。設計内の他のチップレットには、信頼性が高く実績のある、より安価なノードを使用することで、性能、サイズ、効率、コストの最適なバランスを実現できます。
例えば、チップレット設計には、最新の最高性能技術で製造された人工知能（AI）アクセラレータ、効率的に電力を供給するためのGaN電源供給チップレット、実績のあるソリューションを提供しコストを抑えるための旧世代のプロセスを用いた標準通信チップレット、スペースを節約し性能を向上させるための高密度3Dメモリチップレットを含めることができます。このような設計は単一パッケージ内の完全なシステムとなり、モノリシックダイでは決して実現できないものです（図2）。
図2: チップレット方式とモノリシックダイ方式の性能およびコストの比較。(ソース: Keysight)
チップレットベースの設計では、新しいチップレットが利用可能になった際に、製品のバリエーション作成や性能アップグレードも容易になります。チームが独自のIPを開発している場合、機能をチップレット間で分割することで並行開発を可能にし、全体的な設計時間を短縮できます。
理論上は理想的ですが、実際に導入するのは多くの場合、はるかに困難です。当初は、チップレット間の通信など、大きな障害がありました。チップレットベースのソリューションを競争力のあるものにするには、通信性能、特に速度とレイテンシを、SoC内のIPブロック間の統合通信と同等にする必要がありました。
この要件は、このチップレット革命の初期段階において特に当てはまります。当初、このアイデアはIntelやAMDといった大手多国籍企業によって、AIに多額の投資を行っていたGoogleやMetaのような顧客向けに開発されました。これらの組織には、チップレットベースの設計を実装するための独自手法を開発するエンジニアリング能力、時間、資金リソース、IPライブラリがあります。しかし、より広い市場に到達し、チップレットの可能性を最大限に引き出すには、特に異なるプロセスで構築されたチップレット間のシームレスな通信を可能にする、高速かつ低レイテンシのインターコネクトの標準化が必要でした。
これを実現するために、半導体メーカーと主要顧客のグループがコンソーシアムを結成し、高速かつ低レイテンシのチップレット通信のためのオープン標準を策定しました。その協力の結果、2022年にUniversal Chiplet Interconnect Express（UCIe）標準が導入されました。UCIeは、物理層とダイ間アダプタ、およびチップレットがCompute Express Link（CXL）やPCIeなどの一般的に使用されるプロトコルにアクセスできるようにするプロトコル層を定義しています。コンソーシアムは140社以上の加盟企業にまで成長し、標準は進化し続けています。[1]
2.5D対3Dチップレット
UCIeのような標準規格はチップレット間の通信に対処していますが、それらのダイを物理的に統合するには、さらなる設計上の考慮事項が生じます。
現在、チップレットベースのSoC設計には、2.5Dと3Dの2つの主要なタイプがあります。2.5D設計では通常、チップレットをシリコンインターポーザ上に水平に隣接させて配置し、通信に必要な高密度配線インターコネクトを提供します。3D設計では、チップレットを垂直に積み重ねます。
それぞれのアプローチには、独自のトレードオフがあります。2.5D実装では、チップレットがシリコンインターポーザー上に配置されるため、熱挙動がより予測しやすくなります。また、このアーキテクチャは3Dよりも設計、テスト、製造が容易であり、サプライチェーンもより成熟しています。異なるプロセスノードをサポートする柔軟性が高いため、ハイパフォーマンスコンピューティング、大規模ネットワーキングSoC、AIアクセラレータに適しています。ただし、インターポーザーに依存すると、コストが増加し、配線の複雑さが増す可能性があります。
3D実装では、チップレットは垂直に積み重ねられ、シリコン貫通ビア（TSV）またはハイブリッドボンディングで接続されます（図3）。
図3： 3D技術はチップレットを垂直に積み重ねることで、相互接続の長さを短縮し、性能を向上させます。（出典：UCIeコンソーシアム仕様、許可を得て使用）
スタッキングは相互接続距離を短縮するため、より高い性能、より低いレイテンシ、そして優れた電力効率を実現します。しかし、スタッキングは垂直に積層されたダイ全体で熱を放散することが難しくなるため、熱的な課題をもたらします。こうした課題にもかかわらず、3Dチップレットは、エッジデバイス、低消費電力コンピューティングモジュール、モバイル、拡張現実（AR）および仮想現実（VR）システムといった、小型で高性能なアプリケーションで注目を集めています。
まとめ
モノリシックなSoC設計がより多くの制限に直面する中、チップレットは実用的な前進の道を提供します。異なるプロセスに最適化されたダイをより高い歩留まりで組み合わせ、モジュール式の開発をサポートできるその能力は、より複雑なシステム要件に適しています。こうした需要が増大し続ける中、チップレットは次世代半導体システムの基盤となる要素としての地位を確立しています。
出典
[1]https://www.uciexpress.org/specifications
著者について
1997年にウェスト・オブ・スコットランド大学で電子システムの理学士号を取得して以来、アリステアはエレクトロニクス関連メディアにおいて、マーケティング、広報、ジャーナリズムの各分野で活躍してきました。その間、『Electronics Engineering』、『Embedded Systems Europe』、『EENews Embedded』、『Technology First』、『Electronic Product Design and Test』、および『Panel Building and Systems Integration』の各誌で編集者を務めました。現在、アリステアは『Power Systems Design』誌の欧州編集長を務めるとともに、エレクトロニクスおよびエンジニアリング分野を専門とするフリーランスのライターとしても活動しています。